就在2006年度春季IDF大会（Intel Developer Forum，英特尔开发者论坛）上，Intel宣布了下一代处理器将统一采用全新的微架构，并将其正式命名为Core（酷睿），回想起当年具有划时代意义的Netburst微架构Intel Pentium 4处理器，采用Core微架构的下一代Intel处理器显然更加值得期待。Core微架构拥有双核心、64bit指令集、4发射的超标量体系结构和乱序执行机制等技术，使用65nm制造工艺生产，支持36bit的物理寻址和48bit的虚拟内存寻址，支持包括SSE4在内的Intel所有扩展指令集。Core微架构的每个内核拥有32KB的一级指令缓存、32KB的双端口一级数据缓存，2个内核共同拥有4MB或2MB的共享式二级缓存。

　　由于Core微架构与Yonah微架构均出自同一个设计团队之手，两者之间存在千丝万缕的联系也早已成为了“不是秘密的秘密”。从下面这张Core微架构与Yonah微架构的结构图对比中便能够十分清楚的看出这一点。

 
 
Core微架构与Yonah微架构结构图对比

　　一样的解码流程，一样的简单解码单元与复杂解码单元相配合的设计，一样的乱序执行的流程，一样的一级指令缓存与一级数据缓存分离的设计，一样的共享式二级缓存的设计，如果抛开解码单元与执行单元的数量、内部总线的宽度以及各个缓冲区的容量这些数值上的差异，二者在架构上的设计是完全一样。Yonah微架构处理器已经获得了极大的成功，而Core微架构不但继承了其全部优点，并在原有基础上进行的局部扩大，这样做在保证质量的前提下有效的缩短了全新微架构的开发时间，真可谓为明智之举。

Core微架构示意图

　　Yonah微架构处理器是首个采用共享式二级缓存设计的双核处理器，而Core微架构依然继承了这个极富创新性的设计，2个核心共享4MB或2MB的二级缓存。其内核采用高效的14级有效流水线设计。每个核心都内建32KB一级指令缓存与32KB一级数据缓存，而且2个核心的一级数据缓存之间可以直接传输数据。每个核心内建4组指令解码单元，支持微指令融合与宏指令融合技术，每个时钟周期最多可以解码5条X86指令，并拥有改进的分支预测功能。每个核心内建5个执行单元，执行资源庞大。采用新的内存相关性预测技术。加入对EM64T与SSE4指令集的支持。支持增强的电源管理功能。支持硬件虚拟化技术和硬件防病毒功能。内建数字温度传感器。还可提供功率报告和温度报告等，配合系统实现动态的功耗控制和散热控制。